1.7 Síntesis lógica

Síntesis lógica

La Síntesis Lógica es el proceso que traduce una descripción comportamental de alto nivel (RTL en VHDL/Verilog/SystemVerilog) en una estructura hardware realizable.

Este proceso transforma el código fuente en una netlist a nivel de puertas lógicas y biestables interconectados, realizando tres tareas fundamentales:

Traducción: Convierte las sentencias del lenguaje en bloques lógicos genéricos.

Optimización: Minimiza las ecuaciones booleanas para reducir área o aumentar velocidad (eliminando lógica redundante).

Mapeo Tecnológico: Sustituye los operadores genéricos por las primitivas específicas de la arquitectura de la FPGA objetivo (LUTs, Flip-Flops, Slices DSP, Bloques de RAM), cumpliendo con las restricciones (Constraints) definidas por el usuario.

Durante este proceso, las restricciones de diseño incluidas en el archivo .xdc actúan como una guía de optimización. El motor de síntesis utiliza las restricciones temporales (relojes y retardos) para calcular el costo de las diferentes estructuras lógicas. Basándose en estas restricciones, la herramienta decide si debe aplanar niveles lógicos, duplicar registros para reducir el fan-out, o mapear operaciones aritméticas a bloques DSP dedicados en lugar de lógica distribuida.

1.7.1 Fichero de restricciones

Las herramientas de síntesis utilizan las restricciones temporales definidas en el fichero .xdc para optimizar el diseño. En este laboratorio utilizaremos el archivo de restricciones temporales llamado 01_timing.xdc, que se encuentra en la carpeta constraints.

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     # Archivo: 01_timing.xdc
     # Descripción: Restricciones temporales (Virtual Clock y I/O Delays)
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     # 1. Crear el Reloj Virtual (v_clk)
     # Definimos un reloj de 50 MHz (20.0ns).
     create_clock -name v_clk -period 20.0

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     # 2. Restricciones de Entrada (Input Delay)
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     # El diseño es combinacional. Indicamos que los datos (A, B, ALU) llegan
     # 2ns después del flanco del reloj virtual.
     # Usamos -max para setup (camino lento) y -min para hold (camino rápido).
     set_input_delay -clock v_clk -max 2.0 [get_ports {A[*] B[*] ALU[*]}]
     set_input_delay -clock v_clk -min 0.5 [get_ports {A[*] B[*] ALU[*]}]

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     # 3. Restricciones de Salida (Output Delay)
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     # Indicamos que las salidas (SALIDA, Z) deben estar estables 1.5ns antes
     # del siguiente flanco para cumplir con el setup del dispositivo externo.
     # Usamos -max para setup (camino lento) y -min para hold (camino rápido).
     set_output_delay -clock v_clk -max 1.5 [get_ports {SALIDA[*] Z}]
     set_output_delay -clock v_clk -min 0.0 [get_ports {SALIDA[*] Z}]

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     # NOTA SOBRE LAS CONDICIONES DE CONTORNO:
     # Los valores asignados (2.0 ns de entrada, 1.5 ns de salida y 20 ns de periodo)
     # se utilizan aquí como ejemplo ilustrativo. En una implementación real, estos
     # parámetros dependen estrictamente de las condiciones de contorno físicas del
     # sistema completo, tales como:
     #   1. Las especificaciones de tiempo (Datasheets) de los chips externos.
     #   2. La longitud y capacitancia de las pistas de la PCB (retardos de vuelo).
     #   3. La frecuencia de operación requerida por el bus del sistema.
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El diseño con el que estamos trabajando es combinacional, no incluye señal de reloj, por eso incluimos un reloj virtual con respecto al cual se definen las restricciones temporales de entrada y salida.

Con este conjunto de restricciones, estamos indicando que disponemos para evaluar el resultado de la ALU de 20 ns, menos 2 ns que perdemos en la llegada de la entrada, y menos 1.5 ns que debemos reservar al final para el setup del dispositivo externo, la lógica interna de la ALU (FPGA) dispone por lo tanto de un máximo de 16.5 ns de retardo de propagación para generar el resultado válido.

Los valores temporales aquí definidos no son arbitrarios, sino que dependen de las condiciones de contorno bajo las cuales operará el sistema. En un entorno de producción, el Input Delay y el Output Delay se calcularían basándose en los tiempos de propagación de la PCB y los requisitos de setup y hold de los dispositivos periféricos conectados a la FPGA. Para este laboratorio utilizamos estos valores como un ejemplo práctico, para ilustrar cómo las restricciones temporales influyen en el proceso de síntesis.

1.7.2 Iniciar la síntesis

En Flow Navigator, hacer doble clic en Synthesis ‣ Run Synthesis

Puedes ver la evolución del proceso abriendo la ventana Project Summary , y en la pestaña Messages.

Cuando el proceso de síntesis termina se abre un cuadro de diálogo, si ha concluido con éxito, seleccionamos Open Synthesized Design. Comprueba en la pestaña Messages si hay errores o warnings.

1.7.3 Informes de resultados de síntesis

Tras realizar el proceso de síntesis se pueden obtener informes de resultados. El comando report_utilization (en la pestaña Tcl Console) genera un informe que muestra los recursos hardware utilizados tras la síntesis, mientras que el comando report_timing analiza los tiempos de propagación de las señales en el circuito.