2.4 Síntesis e implementación

A continuación se realizan los procesos de síntesis lógica e implementación.

2.4.1 Síntesis lógica

Este proceso utiliza el fichero de restricciones temporales constraints/01_timing.xdc para fijar los tiempos de propagación objetivo máximos del diseño.

El fichero incluido en el proyecto ya está completo y contiene las especificaciones de temporización necesarias para la síntesis.

Para ejecutar este proceso:

En Flow Navigator, hacer doble clic en: Synthesis ‣ Run Synthesis.

2.4.2 Implementación

Este proceso utiliza los siguientes ficheros de restricciones:

• Fichero de restricciones temporales: constraints/01_timing.xdc

• Fichero de restricciones de localización: constraints/02_basys3_io.xdc

El fichero de restricciones de localización, asigna los puertos de entrada y salida del diseño a los pines físicos de la FPGA. Debe ser completado por el usuario indicando la localización de cada puerto.

Los nombres de los pines puedes obtenerlos del manual de usuario de la placa Basys 3.

Una vez completado el fichero de restricciones ejecuta el proceso de implementación:

En Flow Navigator, hacer doble clic en Implementation ‣ Run Implementation.

Análisis de resultados de implementación

Tras realizar con éxito el proceso síntesis e implementación, utiliza los comandos report_utilization y report_timing, para obtener los siguientes datos:

• Recursos hardware utilizados:

  • Slice LUTs:

  • Slice Registers:

  • Bonded IOBs:

• Primitivas:

  • IBUF:

  • OBUF:

  • LUT2:

  • LUT4:

  • LUT5:

  • CARRY4:

• Tiempo máximo de propagación: ____ ns, correspondiente al camino crítico

  entre los puertos ____ y ____.