3.4 Síntesis e implementación

A continuación se realizan los procesos de síntesis lógica e implementación. Se utilizan los ficheros de restricciones incluidos en el proyecto:

Fichero de restricciones temporales: constraints/01_timing.xdc

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   # Archivo: 01_timing.xdc
   # Descripción: Restricciones de temporización para diseño UART asíncrono TX
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   # 1. Definición del Reloj Principal "sys_clk" conectado al pin CLK
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   # Se define el reloj principal del sistema con una frecuencia de 100 MHz.
   # Este comando establece la referencia base para todo el análisis de timing interno.
   # Periodo: 10ns | Duty Cycle: 50%
   create_clock -add -name sys_clk -period 10.00 -waveform {0 5} [get_ports CLK]


   # 2. Entradas Asíncronas (Switches, Pulsadores y Reset)
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   # Las señales SW, BTND y RST son asíncronas: no tienen una relación de fase fija
   # con el reloj del sistema y su cambio depende de la interacción humana.
   #
   # Se aplica 'set_false_path' para indicar a Vivado que no intente cumplir tiempos
   # de setup/hold en estos puertos, ya que físicamente es imposible garantizarlos.
   set_false_path -from [get_ports {SW[*] BTND RST}]


   # 3. Sincronización y Prevención de Metaestabilidad
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   # Para evitar fallos por metaestabilidad al leer señales externas (como BTND),
   # se utiliza una cadena de registros (sincronizador).
   #
   # Restringimos el camino hacia el primer registro (btnd_meta_reg) como 'false_path'
   # para que el analizador de tiempos ignore las violaciones en ese nodo específico.

   set_false_path -to [get_cells btnd_meta_reg]

   # 4. Interfaz Serie UART (Salida TX)
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   # La señal TX pertenece a un protocolo de comunicación asíncrono. Dado que el
   # receptor externo utiliza su propio reloj independiente para muestrear los datos,
   # no existe una relación de tiempo síncrona con nuestro reloj interno.
   #
   # Declaramos 'false_path' para liberar al compilador de optimizaciones innecesarias
   # en esta señal de baja velocidad.
   set_false_path -to [get_ports TX]

   # 5. Configuración de sincronización: Pulsador (btnd)
   # ASYNC_REG identifica registros de sincronización para maximizar el MTBF (tiempo entre fallos),
   # forzando su proximidad física y desactivando optimizaciones lógicas (retiming) que
   # podrían comprometer la resolución de metaestabilidad.
   set_property ASYNC_REG TRUE [get_cells {*_meta_* *_sync_*}]

Fichero de restricciones de localización: constraints/02_basys3_io.xdc

Debe ser completado por el usuario indicando la localización de cada puerto. Los nombres de los pines puedes obtenerlos del manual de usuario de la placa Basys 3.

Una vez completados los ficheros de restricciones, se ejecutan los procesos de síntesis e implementación, en Flow Navigator en Vivado:

Synthesis ‣ Run Synthesis.

Implementation ‣ Run Implementation.