5.4 Síntesis e implementación
Es necesario completar los ficheros de restricciones (extensión .xdc) donde
se incluyen tanto la localización de las señales como las restricciones temporales.
En el caso de las restricciones temporales, se ha relajado la restricción para
los caminos que van desde las salidas de los registros internos del oscilador
(si_reg y sq_reg) a sus entradas, ya que no requieren actualizarse en
cada ciclo de reloj ¿por qué?. Para ello, se han añadido restricciones de tipo multicycle path.
Además, se ha añadido a estos registros la propiedad EXTRACT_ENABLE que
fuerza al sintetizador a mapear la señal de control de carga directamente sobre
el pin físico CE (Clock Enable) del biestable de la FPGA.
Nota
Nota sobre caminos multiciclo
En un diseño secuencial no todos los caminos tienen por qué completar su propagación útil en un único ciclo de reloj. Si un registro de destino solo necesita capturar un dato nuevo cada \(N\) ciclos, esa situación puede describirse mediante una restricción de tipo multicycle path.
La forma habitual de expresarlo en XDC es la siguiente:
set_multicycle_path N -setup -from ... -to ...
set_multicycle_path N-1 -hold -from ... -to ...
Tarea: Análisis tras la implementación
Abre Open Implemented Design → Schematic.
Localiza los registros
si_regysq_reg.Revisa lo siguiente:
Que el símbolo sea un FDRE o FDCE (flip‑flop con CE).
Que aparezca el pin CE conectado.
Lee los reports generados y contesta:
¿Qué recursos lógicos utiliza el diseño? (LUTs, DSPs, FFs, IOBs).
¿Cuál es el camino más lento y qué retraso tiene?
¿Cuánto vale el slack? ¿Qué significa que sea positivo o negativo?